En la última década, las Deep Neural Networks (DNNs) se han convertido en uno de los principales pilares de la computación actual y el campo principal de la Inteligencia Artificial (IA) moderna. Sin embargo, las DNNs requieren de una gran cantidad de recursos computacionales.

Estas necesidades de recursos, junto al fin de la Ley de Moore, han llevado a un enfoque principal en el desarrollo de arquitecturas especializadas para cada tipo de tarea (en este caso, DNNs).

Sparse-Sparse Matrix Multiplication (SpMSpM)

El núcleo principal del cómputo de una DNN se basa en la multiplicación de matrices. Dentro de este tipo de operaciones, la representación de matrices en formato disperso ha tomado gran relevancia gracias a que evitan tener que realizar cálculos innecesarios, mejorando así en tiempo, memoria y energía. Esta operación es conocida como Sparse-Sparse Matrix Multiplication (SpMSpM).

Hasta el momento han surgido diferentes propuestas de aceleradores SpMSpM con distintos tipos de dataflows, pero en estos trabajos aún no se ha explorado en profundidad el espacio de diseño de jerarquías de memoria específicas para este tipo de cargas de trabajo.

Objective of the Thesis

El objetivo general de esta tesis doctoral es el de optimizar los aceleradores SpMSpM multi-dataflow reconfigurables que han sido propuestos recientemente para procesar DNNs modernas (tanto para las fases de inferencia como de entrenamiento). Las innovaciones arquitectónicas propuestas estarán centradas en la jerarquía de memoria de estos aceleradores, ya que es un subsistema clave para maximizar la reutilización de datos dentro del acelerador, reduciendo así los costosos accesos a memoria global que impiden una alta eficiencia computacional por vatio.

Se considerarán aceleradores uni-core, multi-core homogéneos y multi-core heterogéneos (compuestos por varios tipos de acelerador). Para agilizar el arduo y complejo proceso manual de optimización de la arquitectura de los aceleradores acorde a las características específicas de cada DNN, se va a desarrollar un framework para automatización del DSE mediante un co-diseño compilador-acelerador basado en la tecnología Apache TVM y más concretamente, AutoTVM.