Región de Murcia
Fundación Séneca
FSE

Diseño de un acelerador hardware eficiente para inferencia en redes neuronales profundas

Nace en Totana en 1995. En 2017 obtiene el grado de ingeniería informática por la Universidad de Murcia con mención honorífica a la excelencia académica. A continuación cursa el máster en la Universidad de Murcia obteniendo el título de máster en nuevas tecnologías en informática en el año 2018. Además obtuvo una beca de investigación de la Universidad de Murcia con duración de 3 meses en ese mismo año.  En el año 2019 obtiene una beca de la Fundación Séneca para realizar la tesis doctoral en la Universidad de Murcia, donde participa en actividades docentes en el año 2019. Posee comunicaciones en congresos nacionales e internacionales, así como publicaciones científicas en revistas de carácter internacional. Domina las lenguas español e inglés.

Resumen de tesis

Las Redes Neuronales Profundas (Deep Neural Networks o DNNs) constituyen hoy en día la base de muchas aplicaciones modernas de inteligencia artificial. Desde su aplicación con éxito a los campos del reconocimiento de imágenes y reconocimiento del habla, las DNNs han sido empleadas en una gran variedad de contextos, que van desde vehículos sin conductor hasta sistemas de detección de distintos tipos de cáncer, pasando por el mundo de los juegos complejos, llegando incluso a superar en alguno de ellos la capacidad humana. Esta mayor capacidad de las DNNs conlleva sin embargo una complejidad computacional grande que requiere de la utilización de dispositivos con una alta capacidad de procesamiento. Aunque las arquitecturas GP-GPUs han sido y seguramente seguirán siendo un pilar fundamental en el procesamiento de DNNs, cada vez van apareciendo más aceleradores especializados capaces de dar soporte eficiente a estas cargas de trabajo. De entre los tres tipos de DNNs que pueden distinguirse actualmente, el que en la actualidad está recibiendo más atención (empleado en diversas aplicaciones, como reconocimiento de imágenes) es el de las redes neuronales convolucionales (convolutional neural networks o CNNs). El objetivo de la tesis doctoral será el desarrollo del un acelerador hardware para dar soporte eficiente al proceso de inferencia de una CNN profunda. Debido a que se prevé que gran parte de la inferencia sea realizada en dispositivos móviles, uno de los aspectos más importantes a la hora de diseñar una arquitectura acelerador para el procesamiento eficiente de DNNs es el consumo de energía resultante. A través de la realización de la tesis doctoral se pretende explorar una vía alternativa para el desarrollo de aceleradores eficientes consistente en la sustitución de accesos a memoria por cómputo dentro del acelerador.

Área de conocimiento

Arquitectura de Computadores

Grupo de investigación

Grupo de arquitectura de computadores y sistemas paralelos
Director: Manuel Eugenio Acacio Sánchez
Codirector: José Luis Abellán Miguel

Programa de doctorado

Doctorado en informática

Período de Actividad

24/10/2018 - 30/09/2021

Estado de tesis

En desarrollo

Principales indicadores de producción científico/tecnológicos

Revista Q1: Francisco Muñoz-Martı́nez, José L. Abellán, Manuel E. Acacio; InsideNet: A Tool for Characterizing Convolutional Neural Networks; Future Generation Computer Systems, 2019. DOI: https://doi.org/10.1016/j.future.2019.05.028

Conferencia nacional: Francisco Muñoz-Martı́nez, José L. Abellán, Manuel E. Acacio; CNN-Sim: Un Simulador de Arquitecturas para Procesamiento de Redes Neuronales Convolucionales, Jornadas Sarteco, 2019, Cáceres, Spain.

Resultados mas destacados de la tesis doctoral

Durante estos primeros meses de tésis se ha desarollado y publicado InsideNet,  la primera herramienta que permite analizar de forma  matemática y gráfica el comportamiento del proceso de inferencia en redes neuronales convolucionales (CNNs). Con ella, se ha llevado a cabo un estudio exhaustivo que nos ha permitido descubrir patrones iherentes en este tipo de algoritmos. Hemos podido comprobar que existe gran posibilidad de compresión en los valores computados durante el funcionamiento del algoritmo y que esta compresión permitiría realizar numerosas optimizaciones hardware que mejorarían la eficiencia energética de los aceleradores para  CNNs.  Estos resultados han sido publicados en la prestigiosa revista de alto impacto Q1 'Future Generation Comptuer Systems' (https://doi.org/10.1016/j.future.2019.05.028).

Aviso legalPolítica de privacidad