Nace en Abanilla en 1985. En el año 2008 obtiene una beca de colaboración con el departamente DITEC de la Facultad de Informática de la Universidad de Murcia para el desarrollo de la plataforma hardware Cell Broadband Engine. En el mismo año obtiene el título de ingeniero en informática por la Universidad de Murcia, con mención a la excelencia académica. A continuación cursa el máster Tecnologías de la Información y Telemática Avanzadas en la Universidad de Murcia obteniendo el título de máster en el año 2009. En el año 2009 obtiene una beca de la Fundación Séneca para realizar la tesis doctoral en la Universidad de Murcia. Paralelamente está asociado al desarrollo del proyecto Arquitecturas de Servidores, Aplicaciones y Servicios (MCINN). Ha realizado estancias externas en el Chalmers Institute of Technology en el año 2012. Posee comunicaciones en congresos (Euro-Par 2009, SBAC-PAD 2010, PDP 2012, Jornadas de Paralelismo 2009, CEDI 2010), así como publicaciones científicas en revistas internacional (Concurrency and Computation: Practice and Experience). Domina la lengua inglesa.
Hoy en día estamos asistiendo a un cambio masivo de paradigma por parte de los fabricantes de microprocesadores hacia las denominadas arquitecturas multi-núcleo, también llamadas chipmultiprocessor o CMP, que integran varios procesadores en un solo chip y permiten a los programadores explotar el paralelismo a nivel de proceso.
El modelo de programación de Memoria Transaccional (TM) puede reducir significativamente la dificultad de escribir programas concurrentes correctos (ejecutándose en varios núcleos). En respuesta a los problemas de la programación con cerrojos del modelo de memoria compartida, TM ofrece una forma alternativa de sincronización más sencilla para el programador y más eficientemente implementada por el hardware. En TM, las secciones críticas (codigo no paralelizable) se ejecutan en paralelo en transacciones como si no fueran a ocurrir conflictos. En caso de conflicto TM debe resolverlos sin perjuicio para el resultado del programa.
En esta tesis se estudia la aparición y resolución de conflictos maximizando tanto el rendimiento como el consumo energético apoyados por un hardware novedoso pero de bajo coste. Tradicionalmente se ha priorizado el rendimiento de TM, dejando de lado su consumo energético y por tanto se hace inviable su implementación en sistemas embebidos.
Arquitectura de Computadores
Arquitectura y Computación Paralela
Director: Manuel E. Acacio Sánchez
Codirector: Juan Fernández Peinador
Tecnologías de la Información y Telemáticas Avanzadas
En desarrollo
- "Characterizing energy consumption in hardware transactional memory systems". SBAC-PAD Conference 2010.
- "On the design energy-efficient hardware tranactional memory system". CC-PE journal 2012. Aprobada, pendiente de publicación.
- "Dynamic serialization: Improving energy consumption in Eager-Eager hardware transactional memory systems.". PDP 2012 Conference.
- "GCommit: A fast and efficient hardware commit protocol for Lazy-Lazy hardware transactional memory systems". Pendiente de aprobación ICPP 2012 Conference.
